`timescale 1ns / 1ps

module shifter_tb_v;
    parameter DELAY=10; 
	// Inputs
	reg clk;
    reg en;
    reg reset;
	// Outputs
    wire[51:0] id;
	// Instantiate the Unit Under Test (UUT)

    shifter shifterInst(
        .ld(reset),
        .clk(clk),
        .en(en),
        .q(id)
    );

	initial begin
		// Initialize Inputs
		clk = 0; 
        reset = 1;
        en = 1;
        #(DELAY) reset = 0;
		
        #(DELAY*50) en = 0;
        #(DELAY*5) en = 1;
        #(DELAY*20) reset = 1;
        #(DELAY) reset = 0;

		#(DELAY*50) $stop;
	end
		
    always #(DELAY/2) clk=~clk;
   
endmodule

